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基本資訊

上班地點: 新竹縣竹北市台元街36號8樓之1
職務類別: 數位IC設計工程師、硬體研發工程師 全職
需求人數: 不限
更新日期:

工作內容

1. RTL/Digital circuit design, synthesis, and simulation/verification.
2. FPGA synthesis, verification.
3. Chip integration, algorithm implementation, and interface design.
4. Generate test pattern.

工作待遇: 待遇面議 (經常性薪資達4萬元或以上) 薪資行情

福利制度

文字出處:大前 研一 OFF學(會玩,才會成功)學做創意工作者,也要學做優質生活家。在創意經濟的時代,生活變成最寶貴的資源,才是最堅固的發展基底。因為豐富的生活體驗是讓創意得以不斷湧現的泉源。

01. 年薪12個月+2個月年終獎金(需發放當日在職員工方能領取)
02. 高競爭力的薪資水準
03. 實施員工分紅,共創利潤共享
04. 年終暨績效獎金
05. 每年薪資調整
06. 升遷管道暢通
07. 鼓勵員工創新發明,提供優渥專利獎金
08. 高額人才推薦獎金
09. 最佳員工及最佳總經理獎
10. 舒適的工作環境、人性化管理、溝通順暢、和諧的組織氣氛
11. 週休二日,彈性上下班
12. 優於勞基法的休假制度
13. 新人到職當年度即可享有特休假
14. 享勞、健保及完善的團體保險,員工配偶、子女也能享受免費團保保障
15. 結婚禮金、生育補助、喪葬津貼
16. 每年定期舉辦員工健康檢查
17. 高階主管健康檢查
18. 中秋、端午、五一勞動節及生日禮金
19. 每季部門聚餐經費補助
20. 享有特約商店優惠
21. 福委會各項活動(電影包場、名人講座、各式球類競賽...等)
22. 慧榮家庭日,資深同仁贈金幣活動
23. 完善教育訓練及海外派訓
24. 多元化的社團活動
25. 年終尾牙,豐富大獎等您來拿!

工作型態

出差外派: 需出差,一年累積時間未定
上班時段: 日班
休假制度: 依公司規定
管理責任: 不需負擔管理責任

條件要求

接受身份: 上班族
可上班日: 不限
工作經歷: 1年以上
學歷要求: 碩士以上
科系要求: 電機電子工程相關、資訊工程相關
語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
擅長工具: RTLVerilog
其他條件:
1. Familiar with ASIC Flow / EDA Tool (Synthesis DCG , Scan at-speed insertion, LEC , CLP , PrimeTime STA , PTPX , Low power flow implement). Experience in CAD Team is a plus.
2. Familiar with ASIC/FPGA Integration(ARM CPU architecture , AXI / AHB / VCI Bus arbiter , Clock tree scheme , ASIC / SOC Power optimization flow, Xilinx FPGA V7 Scale).
3. Familiar with high-speed NAND flash spec and control

聯絡方式

聯絡人: 鄧先生

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