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基本資訊

上班地點: 新竹市創新一路19號(300)  (新竹科學園區)
職務類別: 數位IC設計工程師 全職
需求人數: 2至3 人
更新日期:

工作內容

1.數位電路設計與驗證
2.SOC 架構與整合
3.FPGA 驗證平台的建立

工作待遇: 待遇面議 (經常性薪資達4萬元或以上) 薪資行情

福利制度

~~凌陽家族~~ We Are Family !!
員工第一:員工是凌陽最寶貴的資產,定期滿意度調查是我們的具體行動。
人性化的管理:鼓勵自動自發、不怕犯錯、充分授權,讓你能恣意發揮。
快樂付出築夢踏實 :享受工作帶來的樂趣、創意與挑戰,我們是個很棒的工作團隊。

[福利項目]
◆ 分紅 / 配股_員工紅利、配股、認股
◆ 獎金類_年終獎金、三節&勞動禮券、生日禮券
◆ 休閒類_部門旅遊、社團活動、家庭日、中秋&聖誕活動
◆ 休假制度_優於勞基法之休假計算、十天不扣薪病假、19天的彈性休假
◆ 設備類_員工餐廳、便利商店、親善哺集乳室、休閒中心(健身房、室內運動空間)
◆ 補助類_旅遊補助津貼、伙食津貼、婚喪喜慶禮金
◆ 制度類_內部推薦獎金、完整教育訓練、打造友善職場
◆ 其他_內部超商購物金、充足停車位、定期健康檢查、多元社團活動

工作型態

出差外派: 需出差,一年累積時間約一個月以下
上班時段: 日班
休假制度: 週休二日
管理責任: 不需負擔管理責任

條件要求

接受身份: 上班族
可上班日: 不限
工作經歷: 5年以上
學歷要求: 碩士
科系要求: 電機電子工程相關、資訊工程相關
語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
擅長工具: Verilog
其他條件:
1.Module level design experience using Verilog/System Verilog or VHDL SOC integration experience is a plus.
2.Simulation/Verification experience eg. VCS, Verilator, UVM/SystemC
3.Exposure to standard bus protocols eg. AXI, AHP, APB, Tilelink etc.
4.Exposure to Synthesis/CDC, Formal Check or other EDA tools
5.Exposure to FPGA verification like Vivado
6.Working knowledge of Serdes/Controller like PCIe/USB3/MIPI is a plus

聯絡方式

聯絡人: 人力資源部
其他: <同一職缺請勿在一個月內重複投遞>
HR客服LineID:sunplus_hr
若有任何職缺相關問題歡迎使用Line與我們聯絡,謝謝~

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