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基本資訊

上班地點: 台北市內湖區內湖路一段246號6樓
職務類別: 數位IC設計工程師 全職
需求人數: 1至4 人
更新日期:

工作內容

1.熟悉SoC design flow
2.具備SoC整合, 系統架構設計和系統驗證經驗
3.熟悉Verilog, Synthesis, LEC, STA, FPGA verification等數位IC設計流程

工作待遇: 待遇面議 (經常性薪資達4萬元或以上) 薪資行情

福利制度

'人才' 是揚智最重要的企業基礎,致力於營造員工成長及活力開放的工作環境,成為員工的'第二個家'。誠摯地歡迎您與我們成為職涯夥伴,一起創造便利家居生活,打造一個更美好的科技未來!

◆ 完善的休假制度:
1.週休二日
2.特休/年假
3.陪產假
4.不扣薪病假
5.家庭照顧假
6.女性同仁生理假
7.女性同仁育嬰假
◆ 分紅/配股
1.員工紅利
2.員工配股
3.績效及淨利獎金
◆ 獎金/禮品類
1.年終獎金及中秋端午獎金
2.生日及三節禮金
◆ 保險類
1.員工團保
2.眷屬團保
◆ 休閒類
1.國內旅遊
2.部門聚餐
3.慶生會
4.社團活動
5.企業按摩日
6.電影欣賞日
◆ 制度類
1.誤餐費
2.員工介紹獎金
3.完整的教育訓練
4.順暢的升遷管道
◆ 設備類
1.圖書館
2.健身房、戶外游泳池、韻律教室
◆ 其他
1.員工停車位
2.健康檢查(員工定期健康檢查及新人體格檢查)
3.特約商店
◆ 補助類
1.結婚禮金
2.生育津貼
3.社團補助
4.停車費補助
5.員工進修補助
6.旅遊補助
7.公務機通話費補助

工作型態

出差外派: 無需出差外派
上班時段: 日班
休假制度: 依公司規定
管理責任: 不需負擔管理責任

條件要求

接受身份: 上班族
可上班日: 不限
工作經歷: 3年以上
學歷要求: 碩士以上
科系要求: 電機電子工程相關
語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
擅長工具: FPGAVerilog
其他條件:
1. 孰悉 System bus架構佳
2. 具備實際SoC STA timing and signoff經驗佳
3. 具備ES mode規劃, MBIST, DFT, FT/CP pattern generation/debugging經驗佳
4. 具備FPGA verification/debugging 經驗佳
5. 熟悉TCL, Perl佳

聯絡方式

聯絡人: ChenChelsea

公司環境照片

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