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基本資訊

上班地點: 台北市松山區光復北路11巷29號2樓
職務類別: 硬體研發工程師、硬體工程研發主管 全職
需求人數: 1 人
更新日期:

工作內容

負責 FPGA 功能驗證、程式開發、測試、除錯及維護

工作待遇: 月薪 50,000~100,000元 薪資行情

福利制度

1.人員考勤採人性化管理-彈性工時(8:00~9:30)

2.優於勞基法的特別休假制度:新進員工到職當年即享有特別休假,
依到職到日、年度比例給予休假,到職後一年內最多給予7日特休假

3.員工享勞、健、團保(團保部分由公司全額負擔含定期壽險、意外險、住院醫療險、眷屬優惠加保),
另有旅遊平安險(因公出差至海外期間)

4.三節禮金、(端午、中秋 公司提供奬金及福委會提供之雙重禮金)、開工紅包、
職工福利委員會提供婚喪喜慶補助,並舉辦文康活動社團活動(羽球社、壘球社)和員工旅遊

5.定期包廳電影欣賞(除招待員工本人外,另可攜伴一人參加,並提供附餐及飲料)

6.提供免費按摩舒壓 、自動研磨咖啡機香醇咖啡

7.優於市面上超低折扣價之自動販賣機飲料

8.定期及不定期之年節禮物、禮品發放

9.同仁考取公司所規定之相關行業證照奬勵金

10.員工分紅及員工認股福利

11.平時工作激勵獎金、專案奬金

12.優渥的年度工作績效獎金、業務奬金、 超額目標奬金

13.提供內、外部教育訓練課程

14.完善的退休制度

15.年度的員工健康檢查

工作型態

出差外派: 無需出差外派
上班時段: 日班,9:00 ~ 18:00彈性工時
休假制度: 週休二日
管理責任: 不需負擔管理責任

條件要求

接受身份: 上班族
可上班日: 不限
工作經歷: 不拘
學歷要求: 專科、大學、碩士
科系要求: 資訊工程相關、電機電子工程相關
語文條件: 英文 -- 聽 /中等、說 /中等、讀 /中等、寫 /中等
擅長工具: LinuxCC++RTLVerilog
其他條件:
1.熟悉 FPGA:
(1)Familiar with RTL design.
(2)Familiar with RTL simulation, timing analysis using Xilinx Vitis Vivado Design Suite.
(3)Familiar with Xilinx IP design and packaging.
2.熟悉 Xilinx FPGA架構與設計
3.熟悉 VHDL、Verilog

聯絡方式

聯絡人: 曾副總
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