4/30 散熱風扇驅動IC數位設計工程師/資深工程師(竹北)
- 台灣類比科技股份有限公司
- IC設計相關業
- 新竹縣竹北市
- 2年以上
- 碩士
1. 熟悉Verilog HDL coding & simulation 2. 具馬達驅動控制相關經驗者佳,數位/混合信號IC設計相關經驗(論文或專題相關)
1. 熟悉Verilog HDL coding & simulation 2. 具馬達驅動控制相關經驗者佳,數位/混合信號IC設計相關經驗(論文或專題相關)
資深工程師/專案主管-類比IC設計 1.具2年以上類比IC設計經驗 2.熟Regulator、PWM、PFM、ADC、DAC、Audio等類比IC線路尤佳
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工作描述 - 能夠跟據SOC系統需求制定硬件架構及硬件功能列表 - 能夠帶領數位設計團隊去跟據項目的時程交付所有數字前端的工作 - 跟架構、物理實現以及芯片驗證團隊一起合作去交付滿足功能/時序/功耗要求的設計,並協助流片前跟流片後的問題分析 - 交付SOC設計項目需要的 clock/power/Bus/IO interface 設計 - 交付SOC設計項目需要的設計模塊 partition - 交付SOC設計項目的RTL/SDC/UPF 設計 崗位要求 - 碩士以上,電機、自動控制、電子、動力機械相關科系畢業為主 - 具10年以上數字IC設計經驗 - 熟悉RTL coding、synthesis、LEC、STA check及ASIC design flow - 實際經歷過大型SOC項目,有子系統parition 的經驗 - 深入了解大型SOC 會遇到的 timing/power 相關的知識,問題處理分析,以及相關的工具使用 - 熟悉CPU/Cache/DDR 相關的設計,協議,以及系統運行的相關行為跟性能分析 - 熟悉Bus 設計,有NIC450/CMN600/CMN700/CI700/CCI500相關的經驗 - 有 PCIE/USB/UFS/SSD/UCIE/CXL相關經驗為佳
1.Deep algorithm knowhow in the field of camera/display/CV/AIAR. 2.Strong algorithm IP architecture design capability including early-stage cost analysis, data flow define, memory access scheme optimization. 3.Team work with algorithm team for fixed-point algorithm and cost reduction algorithm developing. 4.Familiar with SystemC to RTL flow is plus.
工作描述 - 跟據系統需求制定硬件架構及硬件功能列表 - 跟架構、物理實現以及芯片驗證團隊一起合作去交付滿足功能/時序/功耗要求的設計,並協助流片前跟流片後的問題分析 - 交付SOC設計項目的RTL/SDC/UPF 設計 崗位要求 - 碩士以上,電機、自動控制、電子、動力機械相關科系畢業為主 - 具5年以上數字IC設計經驗 - 熟悉CPU 相關的系統設計,協議,以及系統運行的相關行為 - 有實際芯片回來調適、問題分析、性能優化等相關的經驗 - 有高速數字系統相關的設計經驗,能夠運用設計手段去提高運行時脈 - 有DDR/PCIE/USB/UCIE/CXL 相關經驗為佳
Responsibilities: • Design optimized digital blocks meeting functional, cost and low power constraints and ensure spec compliance. • Cover digital backend design from synthesis, static timing and logic equivalent checking. • Interface with P&R for digital hand-off and post layout verification. • Collaboration with analog engineers and test engineers on analog testability design and debugging. • Work closely with Application/GUI team in FPGA prototype and lab debugging. • Perform physical silicon device evaluation where necessary. Qualification : • 6+ years of experience in ASIC/IC design with deep knowledge of whole IC design flow from RTL coding, synthesis, static timing analysis, logic equivalent checking to post-layout checking. • Experience in DFT or physical design is a plus. • Experience in FPGA prototype and lab equipment and lab debug is a plus. • Fluent in either Verilog RTL coding and ASIC design methodology. • Competence in developing design constraints for synthesis, STA and P&R handoff. • Ability to work both independently and part of a team. • Excellent interpersonal, organizational and communications skills.
[駐點於知名科技公司服務] 1. 定期執行大量simulation, 分析結果 2. 使用大數據分析網頁, 產出報告 3. 開發自動化程式 4. Testbench 維護和開發
1. DDR/PCIe/UCIe configuration, integration and verification. 2. Interact with external IP vendors/customers to resolve integration /implementation issues. 3. Co-work with customers for chip bring-up.